Stage - vérification asic méthodologie uvm (f/h/x) (Stage)
il y a 2 semaines
Poste : Le département ASIC d'EVIDEN-BULL oeuvre à la réalisation de circuits destinés aux serveurs et aux supercalculateurs conçus et vendus par EVIDEN. Ce marché est en pleine expansion et en tant que leader européen dans ce domaine, nous nous devons d'être irréprochable dans la qualité de nos produits. Ainsi, les équipes Vérification veillent à la validation et au respect des spécifications en utilisant les outils et les méthodologies les plus avancés.
Cela entraîne par conséquent une perpétuelle amélioration et adaptation de nos modèles de simulation, qui nous amène aujourd'hui à proposer un stage sur la réalisation d'un module de contournement PCIe, adapte au formalisme/API d'une VIP PCIe commerciale.
Missions :
Ainsi, au sein de notre équipe Vérification des Clayes-Sous-Bois, vous utiliserez le langage System Verilog et la méthodologie UVM afin de mettre en place un system de contournement PCIe complexes dont nos futurs environnements bénéficieront.
Vous travaillerez en étroite collaboration avec les équipes de conception qui vous permettront d'acquérir d'une part, une bonne maîtrise de la programmation objet basé sur la bibliothèque UVM et d'autres part, d'obtenir une vision globale d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design logique.
Vos principales missions seront les suivantes :
* Etude bibliographique et prise de connaissance des protocole, IP et VIP PCIe ;
* Etude de la méthodologie SystemVerilog UVM ;
* Mise en place de l'environnement vérification UVM sur un ASIC réel utilisé comme exemple ;
* Mesure des critères de qualité du la vérification en couverture fonctionnelle.
Profil : Profil :
* Vous êtes en cours d'obtention de votre Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés/logiciel embarqué ;
* Vous parlez couramment anglais, ce qui vous permettra d'intervenir dans un environnement international ;
* Vous êtes motivé et autonome et aimez travailler en équipe ;
* Vous faîtes preuve de curiosité, d'autonomie et d'une capacité à finaliser un projet ;
Rejoignez-nous Stage basé aux Clayes-Sous-Bois.
Entreprise : Eviden regroupe les activités Digital, Cloud, Big Data et Sécurité d'Atos et sera un leader international d'une transformation numérique fiable, durable et basée sur les données. Acteur clé du numérique de prochaine génération et leader mondial du cloud, du calcul avancé et de la sécurité, Eviden fera bénéficier de son expertise l'ensemble des secteurs d'activités, dans plus de 53 pays.
L'orchestration de technologies de pointe sur l'ensemble du continuum numérique, combinée à l'expertise de ses 57 000 talents, permettra à Eviden d'étendre le potentiel des solutions à la disposition des entreprises et des autorités publiques, contribuant ainsi à façonner leur avenir numérique. Au sein du groupe Atos, le chiffre d'affaires annuel des activités d'Eviden est d'environ 5 milliards d'euros.
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Stage - vérification asic méthodologie uvm (f/h/x)
il y a 5 jours
Les Clayes-sous-Bois, France EVIDEN Temps pleinQuelles sont les missions ?Le département ASIC d'EVIDEN-BULL oeuvre à la réalisation de circuits destinés aux serveurs et aux supercalculateurs conçus et vendus par EVIDEN. Ce marché est en pleine expansion et en tant que leader européen dans ce domaine, nous nous devons d'être irréprochable dans la qualité de nos produits. Ainsi, les équipes...
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Ingénieur Vérification ASIC
il y a 3 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinDescription du poste Nous recherchons un Ingénieur Vérification ASIC pour rejoindre notre équipe de développement de systèmes intégrés. Vous serez responsable de la vérification de l'ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM. ...
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Ingénieur Vérification ASIC
il y a 4 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinMissionL'objectif de ce poste est de participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.ResponsabilitésAcquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant...
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Ingénieur Vérification ASIC
il y a 3 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinMissionL'objectif de ce poste est de participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.ResponsabilitésAcquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant...
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Ingénieur Vérification ASIC
il y a 3 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinMissionL'objectif de ce poste est de participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.ResponsabilitésAcquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant...
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Ingénieur en vérification d'ASIC R&D
il y a 3 semaines
Les Clayes-sous-Bois, Île-de-France Atos Temps pleinIngénieur en vérification d'ASIC R&DMissionParticiper à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.Compétences requisesConnaissance de l'architecture et de la microarchitecture de l'ASICRédaction des...
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Ingénieur Vérification ASIC
il y a 4 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinMissionL'objectif de ce poste est de participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.ResponsabilitésAcquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant...
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Ingénieur Vérification ASIC
il y a 6 jours
Les Clayes-sous-Bois, Île-de-France ATOS FRANCE Temps pleinMissionDans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull, la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle "Constraint-Random,...
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Ingénieur de vérification ASIC R&D
il y a 3 semaines
Les Clayes-sous-Bois, Île-de-France Atos SE Temps pleinMissionNous recherchons un ingénieur de vérification ASIC R&D pour participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.ResponsabilitésAcquérir la connaissance de l'architecture et la microarchitecture de...
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Ingénieur de vérification d'ASIC R&D
il y a 2 semaines
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Ingénieur en vérification de circuits intégrés ASIC
il y a 4 semaines
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il y a 1 mois
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Ingénieur de vérification ASIC R&D
il y a 4 semaines
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Ingénieur de vérification ASIC R&D
il y a 3 semaines
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Ingénieur de vérification ASIC R&D
il y a 3 semaines
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Expert ASIC
il y a 3 semaines
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Ingénieur de vérification ASIC R&D
il y a 3 jours
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ASIC Verification Engineer R&D
il y a 4 semaines
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Ingénieur R&D en méthodologie UVM
il y a 2 semaines
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