Stage : Conception de Vip - Verification SOC Sv/uvm
Il y a 2 mois
Dans le cadre de ces collaborations clients, vous interviendrez sur le développement d’agents UVM (Drivers/Monitors) à intégrer dans l’environnement de test de certains périphériques (IP) de ces SoC. Vous serez encadré par un tuteur technique et notre équipe composée d’ingénieurs expérimentés dans chacun des domaines de compétence.
**Le stage se déroulera en plusieurs étapes**:
- Prise en main de l’environnement global de développement
- Montée en compétences sur l’état de l’art des méthodologies SV/UVM, training complet et approfondi.
- Conception et implémentation d’agents UVM (VIPs)
- Création d’un banc de test de la VIP : code/functional coverage
- Intégration de la VIP dans l’environnement de la plateforme client
- Rédaction du rapport de test / Manuel utilisateur
Ce sujet s’adresse donc à des personnes désirant améliorer leurs compétences dans le domaine de l’électronique embarqué sur les aspects:
- Vérification de SoC
- Environnement de simulation
- Mise en œuvre de blocs fonctionnels en SystemVerilog
- Développement de scénarios de simulation en UVM
- Analyse des chronogrammes de simulation
- Mise en œuvre de code C dans l’élaboration des Test Cases de simulation
**Les technologies utilisées sont les suivantes**:
- Environnement de simulation (Cadence Excelium, IMC)
- SoC, Verilog, VHDL, System Verilog, C
- Interfaces telles que AXI, AHB, APB, I²C, SPI, DDR, DMA,
Vous êtes en 3e année de cycle ingénieur ou dernière année de Master.
**Compétences requises**: Langage VHDL/verilog/SystemVerilog, connaissance des ASIC/FPGA, langage C, esprit de synthèse, autonomie et rigueur. Vous rédigez aisément en anglais (documentation technique et manuel utilisateur).
Ce stage conventionné est rémunéré.
La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.
**Lieu**: Agence ELSYS Design à Rennes
**Les principales compétences acquises seront**:
- Verification System On Chip (HW/FW)
- Méthodologies SV/UVM
- Travail en mode projet
- Cycle de développement en V
- Rédaction documentaire
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Stage : Verification SOC Sv/uvm
Il y a 2 mois
35510 Cesson-Sévigné, France Elsys Design Temps pleinDans le cadre de ces collaborations clients, vous interviendrez sur le développement d’agents UVM (Drivers/Monitors) à intégrer dans l’environnement de test de certains périphériques (IP) de ces SoC. Vous serez encadré par un tuteur technique et notre équipe composée d’ingénieurs expérimentés dans chacun des domaines de compétence. **Le...
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Stage : Design & Verification Sv/uvm D’une
Il y a 2 mois
35510 Cesson-Sévigné, France Elsys Design Temps plein**Contexte**: ELSYS Design est amené à mettre en œuvre pour ses clients des IPs (intellectual Property) qui permettent de réaliser des interfaces, des traitements ou des bridges au sein des composants FPGA. L’objectif pour ELSYS Design cette année est de concevoir un framework SoC (System On Chip) modulable à base de RISC-V sur cible FPGA permettant...
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