Stage : Implémentation Interface Pci Express Sur

Pour ce stage, ELSYS DESIGN travaille en collaboration avec un grand compte industriel du spatial, que l’on nommera PARTENAIRE dans la suite de cet énoncé.
L’industrie du FPGA offre aujourd’hui des matrices de plus en plus larges et de plus en plus performantes. La complexité allant de pair avec cette augmentation de capacité, rend laborieuse et difficile la réalisation de designs modulaires de grande taille.
Pour pallier cette difficulté, il est régulièrement fait usage de processeurs implémentés dans le FPGA afin de traiter des taches de séquençage ou de manipulation de données.
Nous proposons dans le cadre de ce stage de s’intéresser à l’implémentation de processeurs de type RISC V open-source pour remplir cette fonction pour des FPGAs.
**Le stage s’appuie sur un existant qui comprend**:

- D’une part une plateforme qui intègre 4 processeurs RISC-V sur FPGA
- D’autre part une interface PCI Express End Point supportant les accès registres en Ecriture/Lecture depuis une zone mémoire

Il s’agira d’interconnecter les 2 systèmes pour permettre au RISC-V d’échanger les données via l’interface PCI Express.
L’objectif sera de permettre d’échanger des données avec les contraintes suivantes:

- Echange des données de contrôle/statut - pas de performance de débit requise mais des échanges fiables permettant de garantir l’intégrité des données échangées
- Echange des données à très haut débit - cela consiste à avoir une grande bande passante ( > 1 Gbits/s) avec peu de latence aussi bien en transmission et réception. Cela permet de faire de la communication chip to chip, carte à carte de données vidéo/de télémesure par exemple.

Les fonctionnalités seront implémentées en logique programmable (Transaction Layer) et aussi dans la partie logicielle des processeurs RISC-V (Driver PCI Express).
L’enjeu sera de définir l’architecture la plus performante pour interconnecter les processeurs, l’IP PCI Express et définir les moyens de communication : Mémoires de Partage, FIFOS, DMA.
L'IP PCI Express et les modules d’interconnexion seront codés en VHDL et testés de manière unitaire en simulation.
Il s’agira ensuite d’interconnecter les modules d’interconnexion avec les processeurs en vue de créer une plateforme.
Des tests en simulation au top de la plateforme seront menés en CocoTb pour prouver le bon fonctionnement. Cela impliquera de rédiger des scripts en C et en python.
**Les tâches suivantes devront être réalisées**:

- Montée en compétence
- Prise en main plateforme existante à base de RISC-V et Interface Express End Point
- Spécification Plateforme Evoluée
- Evolution des spécifications fonctionnelles de la plateforme
- Définition des performances attendues et des contraintes matérielles et logicelles
- Proposition d’architecture
- Développement Interface PCI Express End Point
- Evolution des spécifications fonctionnelles de l’interface PCI Express End Point
- Codage VHDL et tests unitaire
- Intégration/Validation en simulation
- Intégration de l’IP Ethernet à la plateforme
- Définition plan de test
- Création environnement de test CocoTb
- Création scripts de test en C et Python
- Exécution des tests
- Mise au point, rapport de test
- Implémentation FPGA et tests sur cible
- Implémentaion sur cible FPGA Zynq avec outil Vivado
- Définition des contraintes de brochage et timings
- Génération binaire
- Définition plan de test
- Mise en place environnement de test
- Création scripts de test en C et Python
- Exécution des test
- Mise au point, rapport de test
**Les technologies utilisées sont les suivantes**:

- RISC-V
- PCI Express
- AXI, OBI, ROM, RAM, FLASH, DDR, JTAG
- Xilinx Zynq
- Vivado, ILA
- Modelsim, CocoTb
- VHDL, C, Python

**Les principales compétences acquises seront**:

- Maitrise du développement d’un système complet (HW/SW)
- Travail en mode projet
- Maitrise outil Vivado, cible Zynq Xilinx
- Architecture RISC-V
- Interface PCI Express

Vous êtes en 3ème année de cycle ingénieur en option système embarqué, et vous avez déjà des connaissances acquises en cours ou en TP.
Autonomie, enthousiasme pour les nouvelles technologies, rigueur et travail en équipe sont des qualités essentielles.
Votre implication sur des projets extrascolaires de conception (Coupe de France de Robotique, fab labs, projet personnel, junior entreprise, etc.) est un plus qui sera apprécié.
Ce stage est conventionné et rémunéré.
La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.
**Lieu**: Cachan