Développeur de tests UVM pour ASIC/FPGA/SOC

il y a 4 semaines


Vallauris, Provence-Alpes-Côte d'Azur, France ELSYS Design Temps plein

Offre de développement de tests UVM

L'industrie du semi-conducteur cherche des experts en vérification de systèmes électroniques pour développer des tests UVM pour ASIC/FPGA/SOC. L'objectif est de créer des environnements de simulation UVM permettant de se connecter au Design Under Test via des interfaces.

Missions

  • Étudier et comprendre le langage SystemVerilog et la méthodologie UVM
  • Mise en place de l'environnement de simulation UVM
  • Mise en place du modèle de vérification du DUT
  • Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT

Compétences requises

Vous devez avoir des connaissances en langages VHDL / Verilog / SystemVerilog, C/C++ et des bases solides en simulations / testbench au niveau IP et/ou Top Level. Vous devez être dynamique, passionné(e) et motivé(e), et être en quête de défis techniques.

Lieu de travail

L'alternance se déroulera dans nos locaux de Sophia Antipolis.



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    il y a 2 semaines


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