Stage R&D

Publication Date: Nov 26, 2025

Ref. No: 540060

Location:
Les Clayes-sous-Bois, FR

Atos est un leader international de la transformation digitale avec environ collaborateurs et un chiffre d'affaires annuel d'environ 10 milliards d'euros. Numéro un européen du cloud, de la cybersécurité et des supercalculateurs, le Groupe fournit des solutions intégrées pour tous les secteurs, dans 68 pays. Pionnier des services et produits de décarbonation, Atos s'engage à fournir des solutions numériques sécurisées et décarbonées à ses clients. Atos est une SE (Société Européenne) cotée sur Euronext Paris.

La raison d'être d'Atos est de contribuer à façonner l'espace informationnel. Avec ses compétences et ses services, le Groupe supporte le développement de la connaissance, de l'éducation et de la recherche dans une approche pluriculturelle et contribue au développement de l'excellence scientifique et technologique. Partout dans le monde, Atos permet à ses clients et à ses collaborateurs, et plus généralement au plus grand nombre, de vivre, travailler et progresser durablement et en toute confiance dans l'espace informationnel.

Nous recherchons un(e) stagiaire Architecte Junior talentueux(se) et motivé(e) pour rejoindre notre équipe R&D au sein de la Division Big Data & Security d'Eviden. Ce stage offre une opportunité unique de contribuer à l'architecture des supercalculateurs Exa Scale d'Eviden/Bull classes dans le Top 15 et qui fourniront la puissance de calcul nécessaire à des applications critiques comme la prévision météorologique, la dissuasion nucléaire ou la recherche de nouveaux médicaments. Vous intégrerez une équipe dynamique qui œuvre pour garantir la meilleure performance à nos utilisateurs, tout en explorant les pratiques modernes d'ingénierie.

Vos missions :

• Etude des exigences et de la spécification du Network On Chip du contrôleur réseau BXI ;
• Avec l'aide d'un architecte expérimenté, développer & exécuter des scenarios de test de performance pour le NOC. Ces tests ont pour objectif de mettre en évidence les goulots d'étranglement ;
• Analyser l'origine des goulots d'étranglements et proposer améliorations d'architecture ;
• Modification du code RTL (verilog) et simulation (Questasim).

Votre profil :

• Vous êtes en cours d'obtention de votre Bac + 5 dans un cursus en HPC, architecture système ou microélectronique (école d'ingénieur, université) ;
• Vous avez une de bonnes connaissances en protocole AMBA/AXI, architecture de NOC, design RTL en verilog, architecture système, environnement de simulation uvm ;
• Vous parlez couramment anglais, ce qui vous permettra d'intervenir dans un environnement international ;
• Vous êtes motivé et autonome et aimez travailler en équipe ;
• Vous faîtes preuve de curiosité, d'autonomie et d'une capacité à finaliser un projet.

Durée du stage de fin d'étude : 6 mois à compter de Février 2026

Pourquoi nous rejoindre :

• Une ambiance de travail et des locaux pour vous épanouir : salle de sport, un restaurant d'entreprise ;
• Des évènements en interne dans l'équipe ;
• Télétravail à 60%.

Sous réserve d'une motivation certaine par le candidat.e, une possibilité d'embauche en CDI pourra être proposée.

Rejoignez-nous Stage basé aux Clayes-sous-bois.

La diversité est un moteur au service de la créativité de nos clients, et nous nous efforçons chaque jour de créer un environnement où chacun se sent soutenu et encouragé. La « Tech for Good » s'inscrit au cœur de notre mission, que ce soit en matière de lutte contre le changement climatique, pour promouvoir l'inclusion numérique ou garantir la confiance dans la gestion des données.

Nous sommes fiers des nombreuses reconnaissances mondiales pour nos pratiques environnementales, sociales et de gouvernance, et nous nous engageons à construire un avenir meilleur pour tous en exploitant le pouvoir de la technologie.