Mise en place et évaluation du flot de conception en 65 nm d'un ASIC de calorimétrie
il y a 6 jours
Mise en place et évaluation du flot de conception en 65 nm d'un ASIC de calorimétrie
Entreprise :
Laboratoire OMEGA
École Polytechnique - CNRS
Route de Saclay
91128 PALAISEAU
Contexte :
OMEGA est le centre de conception en microélectronique du CNRS et de l' École Polytechnique. Situé au sein de l' École Polytechnique, il est composé d'une douzaine de microélectroniciens qui conçoivent des ASICs pour les détecteurs d'astrophysique, de physique des particules et de physique nucléaire. Ces détecteurs à la pointe de l'état de l'art requièrent des compétences fortes en électronique analogique et numérique pour la réalisation de circuits mixtes. OMEGA valorise aussi ces ASICs pour l'industrie (imagerie médicale, spatial, volcanologie…).
Description du stage :
Le laboratoire OMEGA est engagé dans la R&D pour le futur collisionneur de particules EIC (Electron-Ion Collider). Ce collisionneur ) permettra d'étudier la structure interne de la matière en accélérant des électrons et des ions polarisés à une vitesse approchant celle de la lumière.
Pour mener à bien ce défi, OMEGA conçoit des circuits intégrés (ASICs) permettant la lecture des photomultiplicateurs au silicium (SiPM) et des LGADs (Low-Gain Avalanche Diode) dans une technologie CMOS 130 nm. Avant de basculer vers un nœud plus fin (65 nm), il convient d'évaluer et de comparer le gain en vitesse, en puissance et en congestion lors du routage.
Les parties numériques des ASICs développés deviennent de plus en plus complexes et denses, c'est pourquoi une R&D interne doit évaluer les bénéfices. Nous recherchons un élève-ingénieur passionné pour réaliser cette étape en mettant en place un flot de conception pour le comparer au flot existant en 130 nm. Dans un premier temps, l'élève-ingénieur devra évaluer les performances sur des exemples simples avant de migrer vers des designs plus complexes afin de comprendre les contraintes des ASICs développés à OMEGA. Il devra organiser son travail pour mettre en place un processus automatisé de comparaison des résultats. De plus, il pourra explorer les outils de vérification formelle associés à la vérification de ces ASICs.
Compétences :
Bonne connaissances en électronique numérique
Maîtriser les langages : Verilog ou VHDL
Connaître le flot de conception d'ASIC (outils de simulation, synthèse et de routage CADENCE)
Être autonome et dynamique
Avoir un esprit critique et aimer apprendre
Durée :
5 à 6 mois
Contact : Frédéric DULUCQ –
Tél : ou (8973)
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