Stage - Design Technology Co-optimization of

Chez ST, nous croyons à la puissance de la technologie pour stimuler l'innovation et avoir un impact positif sur les personnes, les entreprises et la société. Nous sommes une entreprise mondiale de semi-conducteurs, et notre technologie avancée ainsi que nos puces constituent la partie invisible du monde dans lequel nous vivons aujourd'hui.

Lorsque vous rejoignez ST, vous faites partie d'une entreprise globale de plus de 115 nationalités et présente dans 40 pays, avec plus de 50 000 créateurs et fabricants de technologies microélectroniques à travers le monde Tous ensemble, nous formons une seule et même ST.

ST a reçu la certification Top Employer France et le label HappyTrainees 2024 qui nous reconnaissent en tant qu’employeur de référence et démontrent notre engagement à placer l’humain au cœur de nos priorités.

Much like Moore's Law, CMOS Image Sensors (CIS) follow a pitch downscaling roadmap. Contrary to pure CMOS though, CIS pixels are highly complex 3D integrated optoelectronic devices comprising on multiple transistors as well as memory elements, photonic boosters and more. Amongst the different design Architectures the Voltage Domain Global Shutter presents particular interest: It allows to store the photo-signal in a memory point locally inside the pixel, eliminating image distortion thus enabling fast frame rates both in the Near Infra Red and the color (RGB) ranges. This advantage increases the cell complexy thus making scaling even more challenging. In an even smaller space not only the photodiode, control transistors and logic core need to fit with optimal form factors and an even smaller pitch but also the memory point that lies at the core of the GS architecture.

This internship aims to explore the impact of extreme scaling of the GS architecture with particular interest on the impact of scaling on the architecture of the local memory point: As the area footprint of the pixel is reduced, memory density needs to rise to maintain performance constant if not improved. This ever increasing memory density induces strong parasitic phenomena in the operation of the pixel. Here, we will evaluate the eventual choses to make from a design and Process Integration Architecutre standpoint in a DTCO (Design and Technology Co-Optimization) Approach. Starting from design the pixel metric impacted by scaling of pixel pitch and memory point will be evaluated and the memory point architecture will be revisited in iterative learning cycles.

**Required Skills**:
- Basic concepts of solid state physics (CMOS devices, more-than-moore devices)

- Understanding of Analog and Digital Design concepts in the Master’s level

- Understanding of sense amplifiers, ADCs, operating principles of column decoders is a plus

- Prior experience in Cadence Virtuoso is an asset.

- The intern will join the R&D Advanced Technologies division of STMicroelectronics, Crolles and will have the opportunity to interact with Pixel design experts.

**6 Month Internship In the Site of Crolles. This position comes with a full stipendium
Tout comme la loi de Moore, les capteurs d'images CMOS (CIS) suivent une feuille de route de réduction de hauteur. Contrairement au CMOS pur, les pixels CIS sont des dispositifs optoélectroniques intégrés 3D très complexes comprenant plusieurs transistors ainsi que des éléments de mémoire, des boosters photoniques et plus encore. Parmi les différentes architectures de conception, l'obturateur global à domaine de tension présente un intérêt particulier : il permet de stocker le photo-signal dans un point mémoire localement à l'intérieur du pixel, éliminant ainsi la distorsion de l'image, permettant ainsi des fréquences d'images rapides à la fois dans le proche infrarouge et dans les gammes de couleurs (RVB). Cet avantage augmente la complexité de la cellule, rendant ainsi la mise à l'échelle encore plus difficile. Dans un espace encore plus petit, non seulement la photodiode, les transistors de contrôle et le cœur logique doivent s'adapter à des facteurs de forme optimaux et à un pas encore plus petit, mais aussi au point mémoire qui se trouve au cœur de l'architecture GS.

Ce stage a pour objectif d'explorer l'impact de la mise à l'échelle extrême de l'architecture GS avec un intérêt particulier pour l'impact de la mise à l'échelle sur l'architecture du point mémoire local : à mesure que l'empreinte de surface du pixel est réduite, la densité mémoire doit augmenter pour maintenir les performances constantes, voire améliorées. Cette densité mémoire toujours croissante induit de forts phénomènes parasites dans le fonctionnement du pixel. Ici, nous évaluerons les choix éventuels à faire du point de vue de la conception et de l'architecture d'intégration des processus dans une approche DTCO (Design and Technology Co-Optimization). À partir de la conception, la métrique du pixel impactée par la mise à l'échelle du pas de pixel et