Stage : Implémentation Interface Ethernet Sur

Pour ce stage, ELSYS DESIGN travaille en collaboration avec un grand compte industriel du spatial, que l’on nommera PARTENAIRE dans la suite de cet énoncé.
L’industrie du FPGA offre aujourd’hui des matrices de plus en plus larges et de plus en plus performantes. La complexité allant de pair avec cette augmentation de capacité, rend laborieuse et difficile la réalisation de designs modulaires de grande taille.
Pour pallier cette difficulté, il est régulièrement fait usage de processeurs implémentés dans le FPGA afin de traiter des taches de séquençage ou de manipulation de données.
Nous proposons dans le cadre de ce stage de s’intéresser à l’implémentation de processeurs de type RISC V open-source pour remplir cette fonction pour des FPGAs.
Le stage s’appuie sur un existant qui intègre 4 processeurs RISC-V et une interface Ethernet supportant une couche MAC allégée.
Il s’agira d’enrichir l’IP Ethernet avec les fonctionnalités suivantes:

- Statistiques et filtrage MAC
- Support de la couche VLAN
- Support de la couche IPv4 et IPv6
- Support des protocoles TCP, UDP, IGMP, ARP, etc.

Les fonctionnalités seront implémentées en logique programmable (couche MAC) et aussi dans la partie logicielle des processeurs RISC-V (stack TCP-IP).
L’architecture du FPGA devra permettre d’atteindre de grandes performances de transfert de données (débit et latence). Cela impliquera la mise en œuvre d’une architecture hybride HW/SW.
L’enjeu sera de définir l’architecture la plus performante pour interconnecter les processeurs, l’IP Ethernet et définir les moyens de communication : Mémoires de Partage, FIFOS, DMA.
L’IP Ethernet et les modules d’interconnexion seront codés en VHDL et testés de manière unitaire en simulation.
Il s’agira ensuite d’interconnecter les modules d’interconnexion avec les processeurs en vue de créer une plateforme.
Des tests en simulation au top de la plateforme seront menés en CocoTb pour prouver le bon fonctionnement. Cela impliquera de rédiger des scripts en C et en python.
**Les tâches suivantes devront être réalisées**:

- Montée en compétence:

- Prise en main plateforme existante à base de RISC-V et Interface Ethernet
- Spécification Plateforme Evoluée:

- Evolution des spécifications fonctionnelles de la plateforme
- Définition des performances attendues
- Définition des contraintes matérielles et logicelles
- Proposition d’architecture
- Développement Interface Ethernet:

- Evolution des spécifications fonctionnelles de l’interface Ethernet
- Codage VHDL et tests unitaire
- Intégration/Validation en simulation:

- Intégration de l’IP Ethernet à la plateforme
- Définition plan de test
- Création environnement de test CocoTb
- Création scripts de test en C et Python
- Exécution des tests
- Mise au point, rapport de test
- Implémentation FPGA et tests sur cible:

- Implémentaion sur cible FPGA Zynq avec outil Vivado
- Définition des contraintes de brochage et timings
- Génération binaire
- Définition plan de test
- Mise en place environnement de test
- Création scripts de test en C et Python
- Exécution des test
- Mise au point, rapport de test

**Les technologies utilisées sont les suivantes**:

- RISC-V
- Ethernet
- AXI, OBI, ROM, RAM, FLASH, DDR, JTAG
- Xilinx Zynq
- Vivado, ILA
- Modelsim, CocoTb
- VHDL, C, Python

**Les principales compétences acquises seront**:

- Maitrise du développement d’un système complet (HW/SW)
- Travail en mode projet
- Maitrise outil Vivado, cible Zynq Xilinx
- Architecture RISC-V
- Interface Ethernet

Vous êtes en 3ème année de cycle ingénieur en option système embarqué, et vous avez déjà des connaissances acquises en cours ou en TP.
Autonomie, enthousiasme pour les nouvelles technologies, rigueur et travail en équipe sont des qualités essentielles.
Votre implication sur des projets extrascolaires de conception (Coupe de France de Robotique, fab labs, projet personnel, junior entreprise, etc.) est un plus qui sera apprécié.
Ce stage est conventionné et rémunéré.
La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.
**Lieu**: Cachan