Stage : Mise en Place D’une Bibliothèque D’ip

Cette bibliothèque est mise en place au moyen de l’outil Gitlab, et met à disposition des ingénieurs de la société les éléments suivants:

- Propriétés Intellectuelles de design (IPs)
- Propriétés Intellectuelles de vérification (VIPs)
- Design d’exemple sur plateforme spécifique (PLTs)

Nous proposons dans le cadre de ce stage de participer à l’élaboration de cette bibliothèque.
Le stage s’appuie sur un formalisme existant de bibliothèque. Il aura pour but premier d’importer sur Gitlab des propriétés intellectuelles existantes développées en VHDL, en effectuer le rejeu et d’éventuelles adaptations, pour finalement procéder à l’intégration de plateforme de test intégrant l’ensemble des propriétés intellectuelles intégrées sur matrice spécifique (Zynq, Versal, NanoXplore, etc.).
Les propriétés intellectuelles sélectionnées pour le stage sont de types modules d’interfaces (I2C, SPI, ARINC429, AXI-4, etc.), briques internes (FIFO, CDC, Reset controller, etc.) ou sous-systèmes (RISC-V).
**Suivant l’avancement du stage, il sera également possible de**:

- Mettre en place des outils de monitoring (mesure de couverture de code, check du coding style, etc.).

**Les tâches suivantes devront être réalisées**:

- Montée en compétence
- Prise en main de Gitlab, de l’architecture mise en place et des process de versionning
- Première phase d’intégration
- Analyse, rejeu et adaptation d’une IP générique simple (UART / I2C / SPI)
- Analyse, rejeu et adaptation d’une VIP correspondante (Verification IP)
- Création et validation d’une plateforme de test faisant appel à l’IP précédemment versionnée sur matrice Xilinx de type Zynq
- Intégration à la bibliothèque et rejeu du design
- Deuxième phase d’intégration
- Création et validation d’une plateforme de test sur une matrice différente (FPGA Intel, NanoXplore, ou autre)
- Intégration à la bibliothèque et rejeu du design
- Troisième phase d’intégration
- Analyse, rejeu et adaptation d’un lot d’IPs sélectionnées, de complexités variables
- Ajout des IPs aux plateformes de test
- En bonus, développement des VIPs correspondantes si non existantes
- Bonus : Mise en place d’outils de monitoring
- Intégration et test d’un outil de contrôle du coding style
- Intégration et test d’un outil de mesure de couverture de code
- Bonus : Développement de nouvelles propriétés intellectuelles
- Développement de blocs d’interface
- Intégration à la bibliothèque d’IP

**Les technologies utilisées sont les suivantes**:

- Composants Xilinx (Kintex, Zynq, Versal) et autres en fonction des disponibilités (Intel, NanoXplore)
- VHDL, C
- UART, I2C, SPI, ARINC-429
- AXI-4 Lite, AXI-4 Stream
- RISC-V

**Les principales compétences acquises seront**:

- Maitrise de la gestion de version sous Gitlab appliqué au monde du FPGA
- Maitrise du process de développement d’IP (conception, vérification virtuelle, validation sur plateforme de test)
- Travail en mode projet
- Connaissance de l’importance et des limites de généricité d’une description VHDL (lien entre hardware et software)

**Les principales compétences acquises seront**:

- Maitrise de la gestion de version sous Gitlab appliqué au monde du FPGA
- Maitrise du process de développement d’IP (conception, vérification virtuelle, validation sur plateforme de test)
- Travail en mode projet
- Connaissance de l’importance et des limites de généricité d’une description VHDL (lien entre hardware et software)

Vous êtes en 3ème année de cycle ingénieur en option système embarqué, et vous avez déjà des connaissances acquises en cours ou en TP.
Autonomie, enthousiasme pour les nouvelles technologies, rigueur et travail en équipe sont des qualités essentielles.
Votre implication sur des projets extrascolaires de conception (Coupe de France de Robotique, fab labs, projet personnel, junior entreprise, etc.) est un plus qui sera apprécié.
Ce stage est conventionné et rémunéré.
La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.