Stage-conception D’un Environnement de

il y a 1 semaine


Vallauris, France Elsys Design Temps plein

Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM.

Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité.

Elle se base sur des techniques résumées sous les termes de

« programmation orientée objet »,

« Self-Checking Verification Environment »,

« Constraint Random Tests» et

« Coverage/Metric Driven Verification ».

Lors de votre stage, vos principales missions seront donc les suivantes:
Etudier et comprendre la méthodologie UVM

Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test

Mise en place du modèle de vérification du DUT

Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT
Vous êtes en 3ème année de cycle ingénieur en option Micro-Electronique.
Vous avez déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.
Vous avez aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.
Dynamique, passionné(e) et motivé(e), vous êtes en quête de défis techniques.



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    il y a 5 jours


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