Stage-conception D’un Environnement de
il y a 1 semaine
Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM.
Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité.
Elle se base sur des techniques résumées sous les termes de
« programmation orientée objet »,
« Self-Checking Verification Environment »,
« Constraint Random Tests» et
« Coverage/Metric Driven Verification ».
Lors de votre stage, vos principales missions seront donc les suivantes:
Etudier et comprendre la méthodologie UVM
Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test
Mise en place du modèle de vérification du DUT
Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT
Vous êtes en 3ème année de cycle ingénieur en option Micro-Electronique.
Vous avez déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.
Vous avez aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.
Dynamique, passionné(e) et motivé(e), vous êtes en quête de défis techniques.
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Stage Conception d'Une Topologie de Réseau Loramesh H/F
il y a 7 jours
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Ingénieur conception FPGA- F/H
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Vallauris, France Avisto Temps pleinAViSTO est en charge de la conception, du développement et de l'infogérance d'une application permettant à son client, fournisseur de solutions logicielles pour des sociétés de croisières, d'avoir une solution clée en main pour ses partenaires, sur une stack technique moderne. Cette solution sera développée de A à Z depuis nos locaux de Vallauris,...
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il y a 1 semaine
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il y a 5 jours
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il y a 2 jours
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Stage-vérification Uvm D'ips Digitales Pour Cible Asic/soc/fpga
il y a 2 semaines
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