STAGE : Design d'une plateforme SoC de validation d'IP

Sujet : Design d'une plateforme SoC de validation d'IP sur cible FPGA AMD à base de RISCV.

DESCRIPTION DU SUJET

Contexte :

ELSYS Design est amené à mettre en oeuvre pour ses clients des IPs (intellectual Property) qui permettent de réaliser des interfaces, des traitements ou des bridges au sein des composants FPGA.

L'objectif pour ELSYS Design cette année est de finaliser la plateforme SoC de validation d'IP modulable à base de RISC-V sur cible FPGA AMD permettant d'accueillir et de valider le bon fonctionnement et le respect des spécifications de plusieurs IP propriétaires ou non.

La réalisation de cette plateforme SoC permet de capitaliser sur notre expertise métier et de faire profiter aux stagiaires d'une vue d'ensemble sur la conception d'un système programmable.

La plateforme SoC est composé :

• D'une plateforme FPGA, elle-même composée

od'un sous-système RISC-V (RISC-V, ROM, RAM, Flash, DMA, UART, Ethernet, JTAG)

od'un sous-système HW à base d'IP d'interface (SPI, UART, etc.) et d'IP de co-processing (Pooling, CMAC-AES, etc.)

• D'une plateforme logicielle, elle-même composée

ode logiciel embarqué exécuté sur le sous-système RISC-V

ode logiciel applicatif exécuté sur le PC hôte.

Le stage :

La plupart des éléments de la plateforme SoC existe ,notamment le sous-système RISC-V et l'interface Ethernet.

Une première version du sous-système RISCV existe qu'il faudra prendre en main et faire évoluer pour augmenter les performances en bande passante/latence d'une part et pour faciliter les modes de communication par JTAG, UART et Ethernet d'autre part. Pour cela, il faudra porter une stack TCP-IP, créer un serveur Web et établir la connexion avec le PC de contrôle

Pour le sous-système HW, il s'agira d'intégrer des IP matures d'interface (GPIO, SPI, UART) et de traitement (IP CMAC AES, IP traitement vidéo) et d'interconnect (Bridge et DMA).

Un rapport de test devra être établi pour chaque IP testée.

L'ensemble s'inscrira dans une chaine CI/CD sous GitLab permettant une non-régression automatique des IPs.

Le stagiaire sera encadré par un leader technique System-On-Chip FPGA et bénéficiera du soutien de l'ensemble de nos équipes ingénieurs.

Tâches prévues

Les tâches suivantes devront être réalisées :

✓Montée en compétence

oPrise en main carte d'évaluation Xilinx (ZedBoard)

oPrise en main des IPs existantes (Ethernet, GPIO, UART, SPI, DMA)

oPrise en main de la plateforme SoC actuelle (documentation, chaine de développement FPGA et SW)

✓Etat des lieux

oRédaction d'un état des lieux de la plateforme SOC actuelle avec la liste des fonctions supportées, les défauts et les fonctions à ajouter (Stack TCP/IP, Server Web, etc)

✓Développement FPGA

oAdaptation de la partie FPGA de la plateforme SoC – dimensionnement mémoire, routage/arbitrage périphérique, compilation sous Vivavdo

✓Développement SW

oImplémentation Stack TCP-IP sous RISC-V

oPortage Serveur Web

✓Intégration/Validation IP

oRédaction plan de test / IP

oScripts de test en C

oExécution des tests

oRapport de tests

✓Chaine CI/CD

oAutomatisation de la non-régression via GitLab

oCompilation, exécution des tests et rapport de tests automatique

Technologies utilisées

Les technologies utilisées sont les suivantes :

✓RISCV

✓DMA, ETHERNET, SPI, UART

✓VHDL, C

✓Xilinx Zynq

✓Stack TCP/IP, Serveur Web

✓GitLab, CI/CD

Compétences acquises

Les principales compétences acquises seront :

✓Maitrise du développement d'un système complet (HW/SW)

✓Compréhension architecture d'un System-On-Chip à base de RISCV

✓Développement VHDL et C

✓Chaine CI/CD

✓Travail en mode projet

L'agence de rattachement de cette offre se situe à Rennes. Profil Recherché

Vous êtes en 3ème année de cycle ingénieur en option système embarqué, et vous avez déjà des connaissances acquises en cours ou en TP*.

Compétences requises : Langage VHDL/C/Python, connaissance des ASIC/FPGA et de la stack TCP/IP.

Autonomie, enthousiasme pour les nouvelles technologies, rigueur et travail en équipe sont des qualités essentielles.

Votre implication sur des projets extrascolaires de conception (Coupe de France de Robotique, fab labs, projet personnel, junior entreprise, etc.) est un plus qui sera apprécié.

Ce stage est conventionné et rémunéré.

La mission peut être réalisée dans le cadre d'une année de césure ou d'un stage de fin d'études. Avantages Salariaux

Titre restaurant presque intégralement pris en charge

Accès aux activités sociales et culturelles du CSE

Prime Transport de 200 € net par an. Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique ( FPGA , ASIC , SoC ), la carte , le logiciel embarqué et l' ingénierie système .

Chez ELSYS Design, nous sommes tous ingénieurs , votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées .

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

Alors, n'hésitez plus : postulez et rencontrons-nous