Senior ASIC Logic Design Engineer – SystemVerilog

Bull recrute un ingénieur Design Logique pour concevoir des ASIC destinés aux serveurs hautes performances. Le poste est basé à Les Clayes-sous-Bois avec possibilité de télétravail partiel et collaboration au-delà des frontières françaises.

Vous écrirez des spécifications de micro-architecture, développerez la RTL en SystemVerilog et travaillerez avec les équipes vérification et design physique pour assurer fiabilité et performance, jusqu’à la validation post-fabrication.