Ingénieur RTL Design ASIC Front‑End
Enregistrez cette offre et organisez votre recherche
Créez un compte gratuit pour enregistrer des offres d'emploi, créer des alertes et revenir à cette liste depuis votre tableau de bord.
En continuant, vous acceptez nos Conditions d’utilisation & Politique de confidentialité.
Capgemini Engineering recrute un Ingénieur design RTL Front-End pour les projets ASIC/SoC à Montbonnot-Saint-Martin. Vous participerez à l’étude, à la spécification et au design d’IP numériques ou mixtes, et à leur intégration au sein d’un SoC en collaboration avec les équipes VLSI et d’ingénierie.
Vous avez au moins 3 ans d’expérience en conception et vérification d’IP, avec des compétences en Verilog/SystemVerilog et VHDL.