Stage : Design & Verification Sv/uvm D’une

**Contexte**:
ELSYS Design est amené à mettre en œuvre pour ses clients des IPs (intellectual Property) qui permettent de réaliser des interfaces, des traitements ou des bridges au sein des composants FPGA.
L’objectif pour ELSYS Design cette année est de concevoir un framework SoC (System On Chip) modulable à base de RISC-V sur cible FPGA permettant d’accueillir et de valider le bon fonctionnement et le respect des spécifications de plusieurs IP propriétaires ou non.
La réalisation de ce framework SoC permet de capitaliser sur notre expertise métier et de faire profiter aux stagiaires d’une vue d’ensemble sur la conception d’un système programmable.
**Le framework SoC est composé**:

- D’une plateforme FPGA, elle-même composée
- d’un sous-système RISC-V (RISC-V, ROM, RAM, Flash, DMA, UART, Ethernet, JTAG)
- d’un sous-système HW à base d’IP d’interface (SPI, UART, etc.) et d’IP de co-processing (Pooling, CMAC-AES, etc.)
- D’une plateforme logicielle, elle-même composée
- de logiciel embarqué exécuté sur le sous-système RISC-V
- de logiciel applicatif exécuté sur le PC hôte.
**Le stage**:
L’objectif de ce stage sera d’assurer la vérification SV/UVM de la plateforme SoC.
L’accent sera mis sur le sous-système RISC-V.
Ce dernier sera composé d’un RISCV NEORV32, de ROM/RAM pour stockage/exécution du code logiciel, d’interfaces de communication (UART, Ethernet), d’un contrôleur DMA, d’un port JTAG de debug et d’un interconnect AXI pour s’interconnecter avec le sous-système HW.
Une première version du sous-système RISCV existe qu’il faudra prendre en main et faire évoluer pour augmenter les performances en bande passante/latence d’une part et pour faciliter les modes de communication par JTAG, UART et Ethernet d’autre part.
Pour le sous-système HW, il s’agira d’intégrer des IP matures GPIO, SPI, UART et d’ajouter une IP CMAC AES en cours de validation.
Le sous-système RISCV sera vérifié en simulation avec la méthodologie SV/UVM. Il s’agira de définir une architecture de testbench permettant:

- D’émuler le comportant des interfaces UART et Ethernet via des modèles open-source (VIP),
- D’exécuter du code C sur la cible RISC-V,
- D’exécuter des scripts de test en System Verilog
- De mesurer la couverture fonctionnelle
- De mesurer la couverture de code
- De corriger les éventuelles limitations.

Une fois la simulation effectuée avec succès, la plateforme FPGA sera constituée en interconnectant les 2 sous-systèmes RISC-V et HW. La plateforme FPGA sera ensuite implémentée sur une cible FPGA Xilinx à l’aide de l’outil Vivado.
La plateforme FPGA ainsi constituée sera intégrée à la plateforme Logicielle réalisée dans le cadre d’un autre stage mené en parallèle.
Des tests de validation sur cible permettront de démontrer le bon fonctionnement du framework SoC complet.
Le stagiaire de la plateforme FPGA sera encadré par un leader technique FPGA et un leader technique SV/UVM et bénéficiera du soutien de l’ensemble de nos équipes ingénieurs.
Le projet « framework SoC » sera piloté par un chef de projet qui permettra d’assurer la synchronisation des travaux de la plateforme FPGA, de la plateforme logicielle, et l’intégration/validation du framework SoC complet.
**Les technologies utilisées**:

- RISCV
- DMA, ETHERNET, SPI, UART
- VHDL, C, SV/UVM
- Xilinx Zynq

Vous êtes en 3ème année de cycle ingénieur en option système embarqué, et vous avez déjà des connaissances acquises en cours ou en TP.
Autonomie, enthousiasme pour les nouvelles technologies, rigueur et travail en équipe sont des qualités essentielles.
Votre implication sur des projets extrascolaires de conception (Coupe de France de Robotique, fab labs, projet personnel, junior entreprise, etc.) est un plus qui sera apprécié.
Ce stage est conventionné et rémunéré.
La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études.
**Lieu**: Rennes
**Les principales compétences acquises seront**:

- Maitrise du développement d’un système complet (HW/SW)
- Compréhension architecture d’un System-On-Chip à base de RISCV
- 1ère expérience en vérification numérique SV/UVM
- Travail en mode projet