Stage Ingénieur

Bull c’est une histoire. Un siècle d’innovation Européenne et un environnement de travail où des experts conçoivent des solutions numériques puissantes, durables et souveraines, permettant aux États et aux industries de garder la pleine maîtrise de leurs données et de leur IA. Bull c’est aussi des milliers d’ingénieurs, de chercheurs, de passionnés de tech, façonnant l’avenir du calcul de haute performance, de l’IA et des technologies quantiques. Chaque jour, nos équipes repoussent les limites du possible
- des architectures HPC de nouvelle génération aux supercalculateurs exascale
- soutenues par une R&D de rang mondial, plus de 1 600 brevets et des capacités de bout en bout uniques, couvrant la conception matérielle, l’ingénierie logicielle, la data science et la recherche quantique. Contexte Le département CDC (Component Design Center) de l’unité R&D Bull recrute un/une stagiaire de fin d'études pour une durée de 6 mois afin de contribuer au développement de nouvelles méthodologies d'intégration de blocs d’IP numériques basées sur l'IA. Ce stage se déroule au sein de l’équipe de conception numérique qui conçoit des composants pour les marchés des serveurs et supercalculateurs. L'équipe intervient sur l'ensemble du cycle de développement hardware, depuis les phases de spécification et d'architecture jusqu'au support de la validation des composants. Dans les projets de conception de circuits numériques (ASIC/FPGA), l'intégration de blocs RTL provenant de différentes IP internes ou externes constitue une étape essentielle mais souvent complexe. Cette phase peut être source d'erreurs liées à une mauvaise compréhension des paramètres configurables, des incompatibilités d'interfaces, des erreurs de polarité de signaux ou encore des problèmes classiques de connexion des clocks, resets ou bus de communication. Les technologies d'IA ouvrent de nouvelles perspectives pour automatiser l'analyse du code RTL et de sa documentation associée. Dans ce contexte, nous souhaitons explorer l'utilisation d'une IA afin d'assister les ingénieurs dans l'intégration et la vérification des IP numériques. Nous recrutons un/une stagiaire de fin d'étude sur une durée de 6 mois afin de concevoir et développer une solution basée sur l'IA permettant d'automatiser et de fiabiliser l'intégration de blocs RTL au sein de nos projets ASIC/FPGA. Vos missions Le/La stagiaire prendra en charge une ou plusieurs des missions suivantes : 1. Prise en main et état de l'art
• Étudier les problématiques d'intégration RTL dans les environnements ASIC/FPGA ;
• Prendre en main de l’outil d'IA interne Bull ;
• Analyser les méthodes d'intégration et de vérification utilisés au sein de l'équipe ;
• Identifier les principaux points de blocage et les erreurs récurrentes rencontrées lors de l'intégration d'IP. 2. Analyse automatique des IP
• Mettre en œuvre des mécanismes d'analyse reposant sur l'IA afin de réaliser : Détection automatique des paramètres
• Extraction des paramètres et génériques des blocs RTL ;
• Identification des valeurs par défaut et des contraintes associées. Détection des interfaces standard
• Reconnaissance automatique des protocoles et bus standards (Bull, AXI, etc.) ;
• Identification des signaux de contrôle, de données et de synchronisation (val/ack, val/rdy, …). Détection des problèmes de polarité
• Analyse des signaux de reset, enable et interruption ;
• Identification d'éventuelles incohérences si signal actif sur niveau ou sur front. Détection des erreurs d'intégration classiques
• Vérification des connexions clock et reset ;
• Détection des erreurs de mapping de ports ;
• Identification des signaux non utilisés ou flottants ;
• Détection des incohérences de largeur de bus ou de compatibilité d'interfaces. 3. Développement d'un outil d'assistance à l'intégration
• Développer un prototype d'outil d'aide à l'intégration RTL (script, interface graphique ou plugin VSC) ;
• Intégrer les analyses IA dans un flux de conception et de vérification existant ;
• Générer automatiquement des rapports d'analyse exploitables par les équipes de conception. 4. Validation et évaluation
• Valider la solution sur un ensemble représentatif d'IP réelles ;
• Comparer les résultats obtenus avec les méthodes d'intégration manuelles ;
• Mesurer les gains apportés en termes de temps, de qualité et de détection d'erreurs ;
• Formaliser les conclusions et recommandations pour une éventuelle industrialisation de la solution.

Votre profil
Niveau d'études : Bac +5, dernière année d'école d'ingénieur ou Master 2 dans l'une des spécialités suivantes :
• Microélectronique ;
• Électronique numérique ;
• Conception de circuits intégrés ;
• Systèmes embarqués ;
• Génie informatique. Connaissances requises en :
• Conception numérique RTL ;
• Verilog, SystemVerilog ou VHDL ;
• Développement logiciel et scripting, idéalement Python ;
• Environnement Linux. Les connaissances suivantes seraient un plus :
• Protocoles de communication matériels (AXI, APB, AHB, etc.) ;
• Outils de simulation ou de synthèse ASIC/FPGA ;
• Intelligence Artificielle appliquée à l'ingénierie. Qualités personnelles :
• Curiosité technique ;
• Rigueur et autonomie ;
• Esprit d'analyse et de synthèse ;
• Capacité à travailler en équipe dans un environnement international. Un bon niveau d'anglais est requis, le stage se déroulant dans un contexte international multisite. -------------------------------------------------------------------------------------
- Ici, vos idées, votre curiosité et votre excellence technique contribuent directement à façonner la prochaine ère du calcul avancé
- en créant de la valeur pour les entreprises, en accélérant le progrès scientifique et en générant un impact positif pour la société.