Stage - Conception de circuit numérique pour l'intelligence artificielle-Grenoble-H/F

En tant que stagiaire au CEA, vous aurez l'opportunité de travailler au sein d'un environnement de recherche de renommée mondiale. Nos équipes sont composées d'experts passionnés et dédiés, offrant un cadre propice à l'apprentissage et à la collaboration. Vous aurez accès à des équipements de pointe et à des ressources de recherche de premier ordre pour mener à bien vos missions. Éventuellement, les travaux menés donneront lieu à une publication scientifique Contexte : Dans le cadre de nos activités de conception de circuits intégrés (ASIC), nous développons une plateforme de calcul embarqué basée sur un processeur RISC-V. Pour le traitement des données proche capteur, nous utilisons des algorithmes d’intelligence artificielle (IA) de type transformer. Ces modèles améliorent considérablement les performances, mais exigent une puissance de calcul élevée. Pour augmenter la capacité de calcul de la plateforme tout en respectant un budget énergétique strict, l’intégration d’accélérateurs matériels optimisés peut être une solution, notamment pour les opérations de multiplication matrice-vecteur et matrice-matrice. De plus, en raison de la mémoire limitée, il est nécessaire de compresser les modèles d’IA, par exemple en stockant les poids du réseau dans des formats binaires à faible nombre de bits (moins d’un octet), ce qui est en dessous de la granularité d’un processeur généraliste. Les accélérateurs matériels doivent donc prendre en charge ces représentations. Objectifs du stage : L’objectif du stage est d’intégrer un accélérateur de multiplication matricielle à précision réduite dans la plateforme au niveau RTL (SystemVerilog). En plus de la conception matérielle, le stage inclura la démonstration de l’environnement logiciel permettant de piloter les calculs sur l’accélérateur depuis le processeur embarqué. À partir d’un design existant, l’accélérateur pourra être optimisé pour prendre en charge de nouveaux formats binaires, comme le flottant sur 4 bits (FP4). Qu’attendons-nous de vous ?
• Prise en main de l’architecture matérielle de la plateforme et de l’environnement de simulation (niveau RTL)
• Etude de l’accélérateur de calcul et des solutions d’intégration dans la plateforme
• Intégration de l’accélérateur, mise en place du flot logiciel pour le déploiement du calcul sur l’accélérateur et validation fonctionnel
• Projection silicium (performance, consommation, surface) avec un flot de synthèse logique
• Estimation de performance, efficacité énergétique, sur des applications cibles
• Evolution du design de l’accélérateur pour l’intégration du nouveaux formats binaires et reprises des étape précédentes # Cea-List Moyens / Méthodes / Logiciels Outils de conception Profil du candidat Profil:
• Fin d'étude d'ingénieur ou Master 2 (Bac+5)
• Compétences en architecture de systèmes embarqués, conception de systèmes numériques, design RTL, logiciel embarqué
• Languages VHDL, SystemVerilog, C/C++, Python
• Connaissances sur l'intelligence artificielle, réseaux de neurones utiles Localisation du poste Site Grenoble Localisation du poste France, Auvergne-Rhône-Alpes, Isère (38) Ville Grenoble Critères candidat Langues Anglais (Intermédiaire) Diplôme préparé Bac+5
- Diplôme École d'ingénieurs Formation recommandée Master 2 / Ingénieur Possibilité de poursuite en thèse Non Demandeur Disponibilité du poste 01/02/2027