Principal Hardware Architect

• Collaboration transverse

Description

Principal Hardware Architect (H/F)

Localisation : Sophia Antipolis France

Arteris connecte l’innovation

Notre technologie aide les entreprises les plus visionnaires au monde — des startups aux leaders du Fortune 500 à concevoir des semi-conducteurs plus intelligents et plus performants, notamment des SoC et des chiplets.

De la voiture que vous conduisez à l’IA dans le cloud, Arteris connecte les technologies innovantes qui façonnent le monde de demain.

Votre rôle en tant qu’Architecte Cache Coherency chez Arteris

En tant que Principal Hardware Architect chez Arteris, vous jouerez un rôle clé dans la définition, l’optimisation et l’évolution des solutions de cohérence de cache au sein du portefeuille avancé d’IP d’Arteris.

Votre mission principale consistera à concevoir des interconnexions cohérentes de nouvelle génération et à garantir leur intégration fluide avec les autres interconnexions NoC et System IP d’Arteris, afin d’assurer une communication efficace et cohérente entre processeurs, accélérateurs et unités fonctionnelles.

Vous travaillerez en étroite collaboration avec les équipes de conception matérielle, de vérification, de développement logiciel ainsi qu’avec les équipes produit et commerciales pour délivrer des solutions NoC haute performance, basse consommation et hautement fiables.

Responsabilités clés

• Architecture de cohérence de cache
• Apporter votre expertise et évaluer les protocoles de cohérence de cache standards de l’industrie, ainsi que le protocole propriétaire utilisé dans les IP NoC hautement configurables d’Arteris
• Concevoir des architectures de cohérence de cache complètes, évolutives et robustes, alignées avec les architectures SoC globales
• Analyser les exigences clients pour des systèmes cohérents complexes, y compris le partitionnement en chiplets via des architectures die-to-die et chip-to-chip basées sur des standards tels que CHI C2C, UAlink, UCIe et PCIe
• Définir les objectifs de performance, puissance et surface (PPA) pour les IP configurables
• Intégration NoC
• Collaborer avec les équipes SoC pour assurer une intégration fluide de la cohérence de cache dans l’architecture globale
• Optimiser l’architecture et la micro-architecture de cohérence au sein du NoC afin de réduire la latence et d’augmenter la bande passante
• Performance et optimisation énergétique
• Identifier les goulots d’étranglement en performance et les problématiques de consommation énergétique
• Proposer et mettre en œuvre des solutions innovantes pour améliorer l’efficacité globale
• Collaborer avec les équipes matérielles et logicielles pour vérifier et optimiser les mécanismes de cohérence
• Vérification des protocoles
• Accompagner les équipes de vérification dans la définition de stratégies de vérification garantissant la robustesse et la conformité des protocoles de cohérence
• Soutenir les équipes d’émulation lors des phases de test et de debug afin de valider les comportements de cohérence en conditions fonctionnelles et de performance variées
• Collaboration transverse
• Interagir avec les équipes marketing et commerciales afin de recueillir les besoins clients et les exigences marché
• Collaborer étroitement avec les équipes de conception matérielle, logicielle et d’architecture système
• Fournir une expertise technique aux équipes Application Engineering pour faciliter l’intégration des produits chez les clients
• Veille technologique et innovation
• Assurer une veille active sur les avancées en cohérence de cache, technologies NoC et interfaces die-to-die
• Évaluer les nouveaux standards, méthodologies et tendances industrielles et proposer leur intégration dans les IP Arteris
• Documentation et communication
• Rédiger une documentation technique détaillée : spécifications d’architecture, guides de conception, white papers
• Communiquer efficacement des concepts techniques complexes à des interlocuteurs techniques et non techniques

Profil recherché

Qualifications Requises

• Diplôme d’ingénieur, Master ou équivalent en électronique, informatique ou domaine connexe
• Expérience confirmée en tant qu’Architecte Cache Coherency, architecte SoC/NoC ou ingénieur conception avancée
• Excellente maîtrise des architectures SoC et NoC, des protocoles de cohérence de cache et des hiérarchies mémoire
• Solide compréhension de l’interaction entre caches et interconnexions NoC
• Connaissance des langages de description matérielle (HDL) et des