Ingénieur Vérification ASIC — SystemVerilog/UVM

Il y a 7 jours

AixenProvence, Provence-Alpes-Côte d'Azur, France ELSYS Design SA Temps plein 55 000 € - 80 000 € Contrat

ELSYS Design SA recherche un Ingénieur Vérification ASIC pour rejoindre son bureau d'Aix-en-Provence. Vous participerez à la validation de designs numériques complexes dans un environnement conforme aux standards de développement.

Vous rédigerez les plans de vérification, développerez des environnements SystemVerilog/UVM, créerez des stimuli PSS et réaliserez des simulations RTL et netlist. Maîtrise Cadence, Spyglass et JasperGold exigée.