Ingénieur Vérification ASIC — SystemVerilog/UVM
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ELSYS Design SA recherche un Ingénieur Vérification ASIC pour rejoindre son bureau d'Aix-en-Provence. Vous participerez à la validation de designs numériques complexes dans un environnement conforme aux standards de développement.
Vous rédigerez les plans de vérification, développerez des environnements SystemVerilog/UVM, créerez des stimuli PSS et réaliserez des simulations RTL et netlist. Maîtrise Cadence, Spyglass et JasperGold exigée.