Ingénieur RTL Front-End ASIC – Design

Il y a 5 jours

MontbonnotSaintMartin, Auvergne-Rhône-Alpes, France Capgemini Engineering Télétravail Temps plein 50 000 € - 70 000 € Contrat

Capgemini Engineering recherche un ingénieur design ASIC Front-End pour travailler sur des IP numériques et l’intégration au niveau SoC, en collaboration avec les équipes ASIC.

Vous participerez à l’étude d’IP, à l’architecture du SoC et à l’intégration des IPs en RTL (Verilog, SV, VHDL) tout en respectant les règles DFT/CDC/RDC/Lint/UPF et en assurant la qualité du projet au sein des équipes VLSI.