Ingénieur RTL Front-End ASIC – Design
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Capgemini Engineering recherche un ingénieur design ASIC Front-End pour travailler sur des IP numériques et l’intégration au niveau SoC, en collaboration avec les équipes ASIC.
Vous participerez à l’étude d’IP, à l’architecture du SoC et à l’intégration des IPs en RTL (Verilog, SV, VHDL) tout en respectant les règles DFT/CDC/RDC/Lint/UPF et en assurant la qualité du projet au sein des équipes VLSI.