Senior Digital Verification Engineer | UVM Lead
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Cadence recrute un Senior Digital Verification Engineer pour diriger la vérification numérique et l’élaboration d’environnements UVM robustes, couvrant des IP complexes et assurant une couverture élevée avant le RTL freeze.
Le rôle implique le mentorat d’une équipe, l’automatisation de grands flux de régression et la collaboration étroite xuezdbg avec les équipes de conception logicielles et RTL à Rennes (France) et Paris.
Découvrez-en plus sur les tâches quotidiennes, les responsabilités générales et l'expérience requise pour cette opportunité en faisant défiler la page maintenant.